La nouvelle technologie de correction d'erreur sans circuit de retour de Vitesse acclre la migration vers 100G

Vitesse Semiconductor Corporation (Pink Sheets:VTSS), un fournisseur de premier plan de CI de pointe pour rseaux Carrier et Enterprise, a annonc aujourd'hui la disponibilit immdiate de sa technologie de correction d'erreur sans circuit de retour optimise (eFEC) pour une implmentation dans des ASIC ou des FPGA. Le nouveau code eFEC Continuously Interleaved BCH (CI-BCH?) brevet de Vitesse offre l'eFEC dcision ferme le plus performant sur le march et est le seul eFEC du secteur pouvoir tre implment sous forme FPGA 100G. Compar aux solutions FEC actuelles, l'application CI-BCH eFEC de Vitesse permet aux dorsales 40G et 100G de fonctionner sur des plages plus longues de 25% 50%, respectivement, avec une rduction de la puissance, des cots et de la latence.

l'heure o les prestataires de service font passer leurs rseaux urbains et longue distance 10G une vitesse 100G, le rapport signal/bruit optique (OSNR) se dgrade rapidement car le bruit d'mission spontan est amplifi. Si elle n'est pas compense, cette dgradation OSNR entrane des taux d'erreur de transmission inacceptables. Par ailleurs, la complexit de l'implmentation augmente exponentiellement mesure que les dbits binaires augmentent. La FEC optimise est mieux mme de corriger les taux d'erreur accrus et assure une transmission sans erreur sur de plus longues distances.

Les oprateurs dploient 40G et 100G parce que cela a un sens sur le plan conomique ; il ne s'agit plus de projets scientifiques. Le march optique 40G a pris rapidement de l'essor en 2009, les expditions portuaires ayant pratiquement doubl chaque anne compar aux annes prcdentes, explique Andrew Schmitt, analyste dirigeant, optique, d'Infonetics Research. Sur la base de leur solide technologie et de leur position sur le march, les fournisseurs tels que Vitesse devraient bnficier de 40G et de 100G mesure de l'volution de chaque march?.

Le code CI-BCH de Vitesse, disponible pour les FPGA et les ASIC, est offert un surdbit FEC de 7% et de 20% pour les implmentations 40G et 100G, respectivement. La version 7% de surdbit offre un gain de codage lectrique net (NECG) de 9,35 dB. La version 20% fournit un NECG allant jusqu' 10,5 dB. La version CI d'une classe de codes de base appele BCH constitue une avance unique en termes de codes FEC, avec une performance suprieure aux codes de bloc offerts ce jour. Le CI-BCH de Vitesse est le premier eFEC du secteur rsoudre les problmes de complexit d'implmentation associs des dbits binaires accrus. Les deux versions du code de Vitesse offrent une performance suprieure, la latence et la dissipation de puissance les plus basses, ainsi que le plus petit nombre de portes, compar aux alternatives FEC actuelles.

Les codes de correction d'erreur gain lev dvelopps au cours des vingt dernires annes partagent un attribut: la rsolution d'un mot cod de base amliore la capacit rsoudre d'autres mots cods de base des positions de bits intersectes. Avant les travaux de Vitesse, les codes de style bloc gain lev dvelopps pour FEC n'ont pas t capables d'utiliser pleinement ce phnomne mot cod aidant mot cod. CI-BCH de vitesse tire parti de mot cod aidant mot cod? pour amliorer le gain de codage tout en rduisant de manire significative le cot d'implmentation matriel.

Pour les applications sensibles la latence, la conception offre un dcodeur de latence variable utilisant un encodeur commun, ce qui permet de rduire la latence au dtriment du gain de codage. En outre, le dcodeur collecte les statistiques d'erreurs corriges par FEC.

Pour en savoir plus sur les solutions de transport optique de Vitesse, consulter www.vitesse.com/optical-transport.

Dmonstration des solutions 40G/100G OFC/NFOEC 2010

Vitesse fera une dmonstration en direct de ses solutions CI-BCH eFEC avec des fournisseurs de modules leaders du march, ainsi que ses jeux de puces PHY 40G/100G l'Expo OFC/NFOEC 2010, du 23 au 25 mars 2010 San Diego, en Californie, au San Diego Convention Center, au numro 2945 dans la salle Corporate Village, Hall D. Pendant le congrs, Vitesse participera galement aux prsentations et aux groupes spciaux suivants:

• Dimanche 21 mars 16h30: Au-del des rseaux optiques passifs 10 Gb/s ? La suite?
• Lundi 22 mars, 8h00: Technologies de rseau pour grands centres de donnes.
• Mardi 23 mars 15h00: FEC CI-BCH (Continuously-Interleaved BCH) dlivre un NECG de premier ordre pour les applications urbaines 40G et 100G.
• Mardi 25 mars, 10h00 : WDM-PON 10,3 Gbit/s bas RSOA avec pramplification et quilibrage lectronique.

Vitesse exposera galement sa solution 100G eFEC dans la Vitrine de composants OIF l'OIF stand #3041 avec huit autres socits de composants et de modules. La Vitrine de composants OIF prsentera des composants, des modules, des FEC, et/ou autre matriel supportant les projets Couches liaison et physiques 100G OIF axs sur les metteurs et les rcepteurs photoniques intgrs, la correction d'erreur sans circuit de retour, et les transpondeurs.

propos de Vitesse

Vitesse conoit, dveloppe et commercialise un portefeuille diversifi de solutions des prix comptitifs de semi-conducteurs haute performance destins aux rseaux Oprateur et Enterprise Ethernet l'chelle mondiale. Grce son excellence en matire d'ingnierie et son personnel dvou au service client, Vitesse se distingue comme l'un des leaders du secteur en Ethernet LAN, WAN, et RAN haute performance, Ethernet-over-SONET/SDH, Transport optique (OTN), et produits d'intgrit de signal et de couche physique de premier ordre destins aux applications Ethernet, Fibre Channel, Serial Attached SCSI, InfiniBand, Video, et PCI Express. Vous trouverez des informations complmentaires sur la socit et ses produits sur le site www.vitesse.com.

Vitesse est une marque dpose et CI-BCH est une marque de commerce tats-Unis et/ou dans d'autres juridictions de Vitesse Semiconductor Corporation. Toutes les autres marques ou marques dposes mentionnes dans ce communiqu appartiennent leurs dtenteurs respectifs.

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