Toshiba réalise une plus grande mobilité des trous pour la technologie CMOS nouvelle génération grâce à la technologie de substrat direct de silicium collé tourné

Le groupe Toshiba Corporation (TOKYO : 6502) a annoncé aujourd’hui qu’avec IBM Corporation, il avait développé une technologie CMOS FET de performance supérieure, une priorité élevée pour le LSI système avancé. La nouvelle technologie se rapproche de la performance la plus élevée possible et ouvre la voie à d’autres avancées en matière de technologie du traitement. Toshiba et IBM ont annoncé cette réalisation le 19 juin lors du symposium VLSI 2008, à Honolulu, Hawaii, États-Unis.

Grâce à sa performance élevée, à sa faible puissance et à son caractère modulable, la technologie CMOS occupe désormais une place centrale dans la technologie des semi-conducteurs, une situation menacée à présent car l’échelle CMOS tend vers des limites physiques fondamentales qui inhibent toute avancée supplémentaire en matière de performance et de migration des transistors vers des technologies de traitement plus fines. Si bien que le secteur cherche de nouveaux moyens de relever ces défis. Parmi ces approches, on peut citer l’adoption de nouveaux matériaux comme les grilles High-K et les grilles métalliques et de nouvelles structures. Une autre façon d’améliorer la performance est d’accroître la mobilité de l’électron ou des trous, dans les canaux de l’appareil. Le wafer de substrat direct de silicium collé (DSB), un wafer hybride de type CMOS « bulk » qui sert de lien (100) et de substrat (110), est un candidat reconnu pour la progression de cette approche.

En développant la nouvelle méthodologie, en obtenant des wafers types de silicium (100) par la rotation du plan de la couche (100) de 45 degrés et en amincissant la couche DSB du substrat (110), Toshiba et IBM ont intégré la technologie avec succès avec une optimisation de 10 % du retard de l’oscillateur en anneau sur la réalisation par rapport aux wafers de substrat conventionnels DSB de 0 degré (100), la technologie qui lie à un wafer deux substrats de silicium, un substrat (100) et un substrat (110). Ce développement a optimisé le retard de l’oscillateur en anneau à un point de 30 % sur les wafers types (100). On peut intégrer la réalisation à des technologies susceptibles de parvenir à des avancées encore plus importantes.

La technologie CMOS utilise deux types de transistors : les transistors à effet de champ de charge positive (PFET) et de charge négative (NFET). En ce qui concerne les PFET, on sait que la mobilité des trous réalise une performance supérieure sur un substrat à surface orientée (110) que sur un substrat à surface orientée (100). Cependant, en ce qui concerne les NFET, la mobilité de la charge électrique se dégrade sur un substrat à surface orientée (110), par rapport à la mobilité sur un substrat à surface orientée (100). Toshiba et IBM ont réalisé cette performance annoncée récemment en utilisant une nouvelle technologie à orientation hybride fabriquée sur un substrat hybride avec différentes orientations cristallines pour réaliser une optimisation significative de la performance des PFET, sans aucune dégradation de la performance des NFET.

Toshiba étudie diverses technologies pour de futurs appareils avancés et pense que la nouvelle technologie est une étape décisive vers des dispositifs pratiques plus puissants.

Le texte du communiqué issu d’une traduction ne doit d’aucune manière être considéré comme officiel. La seule version du communiqué qui fasse foi est celle du communiqué dans sa langue d’origine. La traduction devra toujours être confrontée au texte source, qui fera jurisprudence.